芯東西（公眾號：aichip001）
作者 | ?ZeR0
編輯 | ?漠影
芯東西10月11日報道，10月8日，復(fù)旦大學(xué)團隊研發(fā)的全球首顆二維-硅基混合架構(gòu)閃存芯片，相關(guān)研究成果在國際頂級學(xué)術(shù)期刊Nature上發(fā)表。
該成果將二維超快閃存與成熟互補金屬氧化物半導(dǎo)體（CMOS）工藝深度融合，攻克了二維信息器件工程化的關(guān)鍵難題，解決了存儲速率的技術(shù)難題。
據(jù)復(fù)旦大學(xué)公眾號介紹，這顆芯片性能“碾壓”目前的Flash閃存技術(shù)，首次實現(xiàn)了混合架構(gòu)的工程化。依托前期完成的研究成果與集成工作，此次打造出的芯片已成功流片。
基于CMOS電路控制二維存儲核心的全片測試支持8-bit指令操作，32-bit高速并行操作與隨機尋址，良率高達94.34%。
論文題目為《全功能二維-硅基混合架構(gòu)閃存芯片》。復(fù)旦大學(xué)集成電路與微納電子創(chuàng)新學(xué)院、集成芯片與系統(tǒng)全國重點實驗室研究員劉春森和教授周鵬為論文通訊作者，劉春森研究員和博士生江勇波、沈伯僉、袁晟超、曹振遠為論文第一作者。
論文鏈接：https://www.nature.com/articles/s41586-025-09621-8
這是時隔半年，繼“破曉（PoX）”皮秒閃存器件問世后，復(fù)旦大學(xué)在二維電子器件工程化領(lǐng)域再獲得的一項里程碑式突破。
今年4月，周鵬-劉春森團隊于Nature期刊提出“破曉”二維閃存原型器件，實現(xiàn)了400皮秒超高速非易失存儲，是迄今最快的半導(dǎo)體電荷存儲技術(shù)，為打破算力發(fā)展困境提供了底層原理。
其團隊研發(fā)的“長纓（CY-01）”架構(gòu)將二維超快閃存器件“破曉（PoX）”與成熟硅基CMOS工藝深度融合，研發(fā)出一款基于原子級器件到芯片（ATOM2CHIP）技術(shù)實現(xiàn)的全功能二維NOR閃存芯片。
▲二維-硅基混合架構(gòu)閃存芯片光學(xué)顯微鏡照片（圖源：復(fù)旦大學(xué)）
根據(jù)論文，二維材料擴展了硅技術(shù)器件可擴展能力，并推動器件機制的根本性創(chuàng)新。盡管二維材料集成或2D-CMOS混合集成方面已取得顯著進展，但迄今仍缺乏一種能夠?qū)⑵骷?yōu)勢真正轉(zhuǎn)化為實際應(yīng)用的完整系統(tǒng)。
當前二維半導(dǎo)體尚無法實現(xiàn)與先進硅技術(shù)相媲美的邏輯電路性能。因此，將二維電子學(xué)與成熟的硅CMOS邏輯電路相結(jié)合，是充分發(fā)揮二維電子學(xué)系統(tǒng)級優(yōu)勢的一條極具前景的路徑。
相關(guān)前沿研究主要集中在將二維材料與CMOS工藝結(jié)合，以提升器件性能。尚缺乏將二維器件概念的優(yōu)勢移植到系統(tǒng)中的核心技術(shù)，而開發(fā)這樣一套系統(tǒng)化流程與設(shè)計方法論，需要涵蓋從平面集成、三維架構(gòu)，直至芯片封裝的全棧式片上工藝，并需實現(xiàn)跨平臺的系統(tǒng)設(shè)計。
“存儲器是二維電子器件最有可能首個產(chǎn)業(yè)化的器件類型。因為它對材料質(zhì)量和工藝制造沒有提出更高要求，而且能夠達到的性能指標遠超現(xiàn)在的產(chǎn)業(yè)化技術(shù)，可能會產(chǎn)生一些顛覆性的應(yīng)用場景?！痹诖鎯ζ黝I(lǐng)域深耕多年的周鵬認為。
當前，市場中的大部分集成電路芯片均使用CMOS技術(shù)制造，產(chǎn)業(yè)鏈較為成熟。團隊判斷，如果要加快新技術(shù)孵化，就要將二維超快閃存器件充分融入CMOS傳統(tǒng)半導(dǎo)體產(chǎn)線，而這也能為CMOS技術(shù)帶來突破。
“從第一個原型晶體管到第一款CPU花了大約24年，而我們通過把先進技術(shù)融入工業(yè)界現(xiàn)有的CMOS產(chǎn)線，這一原本需要數(shù)十年的積累過程被大幅壓縮，未來可以進一步加速探索顛覆性應(yīng)用?！眲⒋荷偨Y(jié)。
團隊前期經(jīng)歷了5年的探索試錯，在單個器件、集成工藝等多點協(xié)同攻關(guān)。其第一項集成工作發(fā)表于2024年的Nature Electronics，在最理想的原生襯底上實現(xiàn)了二維良率的突破，這為在真實復(fù)雜的CMOS襯底上解決問題奠定了基礎(chǔ)。
▲二維-硅基混合架構(gòu)閃存芯片透射電子顯微鏡照片（圖源：復(fù)旦大學(xué)）
如何將二維材料與CMOS集成又不破壞其性能，是需要攻克的核心難題。
CMOS電路表面有很多元件，而二維半導(dǎo)體材料厚度僅有1-3個原子，如果直接將二維材料鋪在CMOS電路上，材料很容易破裂。
“就好比我們從太空看上海，似乎很平坦，但這個城市內(nèi)部其實有400多米、100多米或者幾十米高度不等的建筑。如果鋪一張薄膜在城市上方，膜本身就會不平整?！敝荠i形象比喻道。
因此，全世界的二維半導(dǎo)體研究者目前只能在極為平整的原生襯底上加工材料。一種解決思路是將CMOS的襯底“磨平”以適應(yīng)二維材料，但要實現(xiàn)原子級平整并不現(xiàn)實。
周鵬-劉春森團隊決定從本身就具有一定柔性的二維材料入手，通過模塊化的集成方案，先將二維存儲電路與成熟CMOS電路分離制造，再與CMOS控制電路通過高密度單片互連技術(shù)（微米尺度通孔）實現(xiàn)完整芯片集成。
這項核心工藝的創(chuàng)新，實現(xiàn)了在原子尺度上讓二維材料和CMOS襯底的緊密貼合，最終實現(xiàn)超過94%的芯片良率。
此外，所制備的二維閃存單元支持20納秒快速操作，且單比特能耗低至0.644皮焦耳。
團隊進一步提出了跨平臺系統(tǒng)設(shè)計方法論，包含二維-CMOS電路協(xié)同設(shè)計、二維-CMOS跨平臺接口設(shè)計等，并將這一系統(tǒng)集成框架命名為“長纓（CY-01）架構(gòu)”。
其跨平臺系統(tǒng)設(shè)計支持二維NOR閃存芯片的指令驅(qū)動型工作模式，具備32位并行處理能力和隨機訪問功能。
這些特性已通過芯片測試得到驗證：測試時鐘頻率設(shè)定為5MHz，編程脈沖則被優(yōu)化為2.5個時鐘周期。
該方法為新興機制驅(qū)動的二維電子器件與成熟CMOS平臺之間的兼容性提供了可靠保障。
團隊相信，這些系統(tǒng)級成果標志著將二維電子技術(shù)的優(yōu)勢拓展至實際應(yīng)用領(lǐng)域的重要里程碑。
下一步，周鵬-劉春森團隊計劃建立實驗基地，與相關(guān)機構(gòu)合作，建立自主主導(dǎo)的工程化項目，并計劃用3-5年時間將項目集成到兆量級水平，期間產(chǎn)生的知識產(chǎn)權(quán)和IP可授權(quán)給合作企業(yè)。
展望未來，該團隊期待該技術(shù)顛覆傳統(tǒng)存儲器體系，讓通用型存儲器取代多級分層存儲架構(gòu)，為人工智能、大數(shù)據(jù)等前沿領(lǐng)域提供更高速、更低能耗的數(shù)據(jù)支撐，讓二維閃存成為AI時代的標準存儲方案。
