芯東西（公眾號：aichip001）
編譯 | 許丙南
編輯 | 程茜
智東西9月28日消息，9月24日，臺積電在硅谷圣克拉拉，集中展示了“用AI設(shè)計AI芯片”的全新設(shè)計策略，其在芯片工藝、封裝和設(shè)計流程多維創(chuàng)新下，目標(biāo)是將AI計算芯片的能效提升約10倍。
據(jù)臺積電介紹，這一代新型芯片設(shè)計采用多晶粒（Chiplet）封裝架構(gòu)，并通過AI算法優(yōu)化電路布局等方法，大幅減少AI芯片的單位功耗。值得一提的是，EDA軟件廠商Cadence、新思科技等也在論壇上推出了最新的AI設(shè)計工具。根據(jù)路透社報道，這些工具在部分復(fù)雜設(shè)計任務(wù)中的表現(xiàn)已優(yōu)于人工工程師。
▲先進(jìn)的3D封裝技術(shù)
一、通信能效提高10倍，光互連提上日程
臺積電資深研發(fā)副總裁劉立成博士（Dr. LC Liu）透露，由于AI技術(shù)的廣泛應(yīng)用，計算芯片功耗正在指數(shù)級攀升。劉立成強(qiáng)調(diào)，AI的蓬勃發(fā)展使芯片功耗面臨嚴(yán)峻挑戰(zhàn)。如今AI計算從超大規(guī)模數(shù)據(jù)中心延伸到邊緣設(shè)備，催生了具身AI、鏈?zhǔn)酵评怼gent代理等新產(chǎn)品，但這些產(chǎn)品需要處理更龐大的數(shù)據(jù)集、進(jìn)行更復(fù)雜的計算并長時間運行。
他指出，過去五年間AI加速器單顆芯片的封裝功耗提高了3倍，部署規(guī)模在三年內(nèi)增長了8倍。以數(shù)據(jù)中心為例，單機(jī)AI訓(xùn)練服務(wù)器功率動輒上千瓦，在同等負(fù)載下相當(dāng)于千戶家庭的用電量。因此，如果無法顯著提升能效，AI算力的可持續(xù)發(fā)展將難以為繼。
▲在等功耗下速度從N7到A14提升約1.8倍，功率效率改善約4.2倍
為了應(yīng)對這一趨勢，臺積電提出通過先進(jìn)工藝、封裝架構(gòu)和AI設(shè)計的全方位創(chuàng)新來緩解功耗瓶頸。據(jù)劉立成介紹，臺積電正從邏輯工藝和3D封裝兩方面同時發(fā)力，并聯(lián)合生態(tài)伙伴優(yōu)化設(shè)計方法學(xué)，力求將每瓦性能大幅提升。該策略包括進(jìn)一步縮小制程節(jié)點、引入新型背面供電等晶體管技術(shù)，以及在封裝層面采用Chiplet小晶粒和垂直3D集成，減少數(shù)據(jù)傳輸損耗和功耗開銷。劉立成指出，只有同時在工藝、封裝和設(shè)計生態(tài)上取得突破，才能滿足AI時代急劇膨脹的算力需求。
在封裝與互連方面，臺積電聚焦3D芯粒集成和高速通信技術(shù)，以打破傳統(tǒng)單芯片的尺寸和I/O瓶頸。臺積電3DFabric包括SoIC（硅晶圓直接鍵合）、InFO和CoWoS（有機(jī)基板2.5D）以及SoW（硅晶圓級大規(guī)模封裝）等多項方案，覆蓋從移動端到超大規(guī)模AI系統(tǒng)的不同需求。
臺積電有關(guān)人員此前在技術(shù)研討會披露，基于臺積電N12工藝邏輯基底的HBM4高帶寬存儲方案，將比當(dāng)前HBM3e顯著提升1.5倍。若采用臺積電N3P定制邏輯底板，可將HBM I/O電壓從1.1伏降至0.75伏，進(jìn)一步節(jié)省內(nèi)存訪問功耗。
▲HBM4的帶寬與能效表現(xiàn)
在計算芯片與存儲的互連上，臺積電持續(xù)縮小晶片間互連間距，其先進(jìn)CoWoS封裝將微凸塊間距從45μm縮小到25μm，使2.5D封裝的能效相較前代提升1.6倍。而采用垂直堆疊的3D SoIC技術(shù)，由于省去了有機(jī)中介層，能效相比2.5D方案大幅提高6.7倍（但受限于工藝，目前3D封裝單一基底規(guī)模約為1倍光罩面積，相比2.5D CoWoS最高9.5倍光罩的整合面積略受限制）。
針對多芯粒系統(tǒng)的高速互連，臺積電聯(lián)合生態(tài)伙伴提供符合UCIe標(biāo)準(zhǔn)的Die-to-Die接口IP（如Alphawave、新思科技等），確保不同芯粒間的數(shù)據(jù)傳輸高效且兼容。值得關(guān)注的是，光互連技術(shù)也被提上日程：通過硅光子實現(xiàn)的共封裝光學(xué)（Co-Packaged Optics），有望讓芯片間通信能效提高5-10倍，延遲降低10-20倍，并顯著縮小系統(tǒng)尺寸。臺積電指出，這將是突破傳統(tǒng)電氣互連物理極限的關(guān)鍵方向。
▲引入光學(xué)技術(shù)勢在必行
Meta平臺基礎(chǔ)架構(gòu)工程師考什克·維拉拉加文（Kaushik Veeraraghavan）在論壇演講中也佐證了這一觀點，稱當(dāng)前電子互連已逼近極限，引入光學(xué)技術(shù)勢在必行，“這已不單是工程問題，更是基礎(chǔ)物理瓶頸”。此外，臺積電聯(lián)合新思科技和ANSYS采用AI協(xié)同優(yōu)化光學(xué)封裝設(shè)計，又進(jìn)一步提升了1.2倍的效率。
為了支撐高功率芯片，臺積電還開發(fā)了超高性能金屬-絕緣體-金屬電容（UHPMIM）結(jié)合嵌入式深溝電容（EDTC）的解決方案，使電源系統(tǒng)單位面積去耦電容增加1.5倍且無信號完整性損失。同時，臺積電引入EDA-AI自動化工具，將這種深溝電容的版圖插入效率提高10倍，封裝基板布線效率提升100倍。通過上述封裝和互連創(chuàng)新，臺積電的能效提升不再僅依賴摩爾定律的晶體管縮放，而是通過封裝與系統(tǒng)層面的集成實現(xiàn)數(shù)量級的進(jìn)步。
二、5分鐘完成2天設(shè)計流程，AI能找到比人更優(yōu)的解決方案
臺積電宣布與生態(tài)伙伴在EDA軟件上深度合作，利用AI算法來優(yōu)化芯片設(shè)計流程，從而充分挖掘先進(jìn)工藝和封裝的潛力。
▲技術(shù)路線圖
據(jù)路透社消息，Cadence Design Systems與新思科技兩大EDA廠商同步推出了AI驅(qū)動的設(shè)計工具。這些工具與臺積電的工藝平臺進(jìn)行了深度對接，特別是針對A16（下一代約1.6納米制程技術(shù)節(jié)點）、N2P（2納米制程的增強(qiáng)版）、N3（3納米制程技術(shù)節(jié)點）等先進(jìn)節(jié)點和3D-IC（三維集成電路技術(shù)，將多層芯片堆疊封裝）技術(shù)的AI設(shè)計認(rèn)證流程。
實測結(jié)果顯示，在某些復(fù)雜芯片設(shè)計任務(wù)中，AI工具能夠找到比人工更優(yōu)的解決方案，并將設(shè)計優(yōu)化時間從工程師的兩天縮短到幾分鐘。臺積電3D IC方法學(xué)部門副處長Jim Chang在演講中分享了內(nèi)部實驗數(shù)據(jù)“AI工具僅需5分鐘即可完成工程師需要2天才能完成的優(yōu)化工作”。Cadence稱，基于臺積電先進(jìn)封裝技術(shù)的HBM4測試芯片已完成設(shè)計驗證，即將流片，為下一代大算力芯片的CoWoS-L封裝打下基礎(chǔ)。
芯片IP供應(yīng)商Rambus與Cadence指出，在邊緣計算和高級輔助駕駛（ADAS）場景下，GDDR6顯存以超過20Gbps帶寬提供了高性價比的方案，新一代GDDR7傳輸速度可達(dá)36Gbps/pin，將滿足未來更高帶寬需求。
結(jié)語：AI需求井噴，倒逼芯片設(shè)計行業(yè)創(chuàng)新
隨著AI應(yīng)用規(guī)模的快速擴(kuò)展，從數(shù)據(jù)中心到邊緣設(shè)備，全球算力需求呈指數(shù)級增長，帶動芯片功耗同步攀升。在摩爾定律逐步放緩的當(dāng)下，單純依賴晶體管尺寸縮減已難以支撐AI對性能與能效雙重要求。
在這一背景下，能效革新愈發(fā)重要。值得注意的是，AI本身不僅是算力消耗的主因，更正逐步轉(zhuǎn)化為芯片設(shè)計領(lǐng)域的提效者。從協(xié)助工程師完成復(fù)雜電路優(yōu)化，到參與能效建模、功耗預(yù)測，AI正深度嵌入EDA工具鏈、封裝架構(gòu)規(guī)劃及能源調(diào)度等多個環(huán)節(jié)。
來源：路透社、臺積電、Cadence、Rambus
